m_axi_dpu_aclk (1x) 和 dpu_2x_clk 时钟必须同步并保持时钟沿对齐。虽然有各种方法可用于达成此目标，但下图显示了建议的时钟拓扑结构：
图 1. 参考电路
如图所示，MMCM 和 2 个 BUFGCE_DIV 块均已例化为生成 1x 和 2x 时钟。clk_in1 频率为任意频率，而所选的 MMCMCLKOUT 频率则应等于 dpu_clk_2x 的目标频率 (BUFGCE_DIV_CLK2_INST BUFGCE_DIVIDE =1)。因此，BUFGCE_DIV_CLK1_INST 配置为将 MMCM 输出时钟频率除以 2 (BUFCE_DIVIDE=2)。生成的 2 个输出时钟为同步时钟并且相位对齐。从 MMCM 到 BUFGCE_DIV 实例的专用布线可确保最大程度减少这 2 个时钟之间的偏差。