| AMD LogiCORE™ IP 相关信息表 | |
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| 子系统规格 | |
| 支持的器件系列 1 | AMD Versal™ Premium 系列和 AMD Versal™ HBM 系列 |
| 支持的用户接口 | 分段式 AXI4‑Stream, AXI4‑Lite |
| 随子系统提供 | |
| 设计文件 | 加密 RTL |
| 设计示例 | Verilog |
| 测试激励文件 | Verilog |
| 约束文件 | 赛灵思设计约束 (XDC) |
| 仿真模型 | Verilog |
| 支持的软件驱动程序 | 不适用 |
| 经过测试的设计流程 2 | |
| 设计输入 | AMD Vivado™ Design Suite |
| 仿真 | 如需了解有关受支持的仿真器的信息，请参阅 Vivado Design Suite 用户指南：版本说明、安装和许可(UG973)。 |
| 综合 | Synopsys 或 Vivado 综合 |
| 支持 | |
| 版本说明和已知问题 | 主答复记录：N/A |
| 所有 Vivado IP 更改日志 | Vivado IP 主更改日志：72775 |
| 支持网页 | |
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