由于完成核对齐所需时间较长,仿真完成所需时间可能较长。可通过 `define SIM_SPEED_UP
来缩短仿真时间,它可通过减少 PCS 通道对齐标记 (AM) 间隔来帮助 IP 加速实现对齐。设置 `define SIM_SPEED_UP
则会更改设计示例顶层模块中的下列输入端口。
- 针对 6x100 CAUI-4、6x100 100GAUI-4 和 6x100GE 100GAUI-2 配置,
ctl_tx_custom_vl_length_minus1
和ctl_rx_custom_vl_length_minus1
会从 16'h3FFF 更改为 16'h00FF。 - 针对 3x200 200GAUI-8 和 3x200GE 200GAUI-4 配置,
ctl_tx_custom_vl_length_minus1
和ctl_rx_custom_vl_length_minus1
会从 16'h1000 更改为 16'h0100。 - 针对 1x400 400GAUI-16 和 1x400GE 400GAUI-8 配置,
ctl_tx_custom_vl_length_minus1
和ctl_rx_custom_vl_length_minus1
会从 16'h2000 更改为 16'h0100。
SIM_SPEED_UP 选项在下列情况下可用于加速仿真:在串行环回中,或者在两个端点处都可减少 AM 间隔的情况下。该选项与使用串行环回的设计示例仿真兼容。
请注意:
- 更改
ctl_tx_custom_vl_length_minus1
和ctl_rx_custom_vl_length_minus1
的默认值将违反 IEEE 802.3 规范。 - 减少 AM 间隔将导致链路上可用带宽少于 DCMAC 带宽。此更改只能在仿真中执行。要使设计能在硬件中正常运行,必须使用默认值。
- 全速率仿真仍应在不使用 SIM_SPEED_UP 选项的情况下运行。SIM_SPEED_UP 仅限在运行 RTL 仿真时使用。该选项对于综合后或实现后仿真不可用。
Vivado 仿真器
使用 xvlog 选项:-d
SIM_SPEED_UP
。
QuestaSim
使用 vlog 选项:+define+SIM_SPEED_UP
。
VCS
使用 vlogan 选项:+define+SIM_SPEED_UP
。
Xcelium
使用 xmvlog 选项:+define+SIM_SPEED_UP
。
注释: 对于不同端口内的 400G+100G 或 200G+100G 配置,可通过以下方式来执行仿真:
- Vivado 仿真器
- 其他受支持的仿真器