下文描述了 DCMAC Subsystem 中的接收时钟。
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rx_axi_clk - AXI4‑Stream 接口时钟。此外，该时钟还用于某些统计数据输出端口。
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rx_core_clk - 此内部高速时钟用于驱动 Time‑Sliced MAC 接收数据路径。
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rx_serdes_clk[5:0] - 这些 GT SerDes 时钟用于接收 PCS/FEC 逻辑。每个 PHY 接收端口各有 1 个时钟。这些时钟通常是从收发器生成的，并提供给 IP。
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rx_alt_serdes_clk[5:0] - 这些时钟用于在收发器接口上接收数据。这些时钟的运行频率精确为
rx_serdes_clk[5:0]频率的一半。这些时钟通常是由 IP Wizard 或收发器生成的。 -
rx_flexif_clk[5:0] - 这些时钟供灵活接口使用。每个 PHY 接收端口各有 1 个时钟。
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rx_macif_clk - 该时钟供 MAC 接收接口使用。
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ts_clk[5:0] - 这些时钟供 1588 时间戳使用。每个 PHY 端口各有 1 个时钟。在 TX 与 RX 之间共享这些时钟。