接收通道化分段式 AXI4‑Stream - 2.2 简体中文

Versal Adaptive SoC 600G Channelized Multirate Ethernet Subsystem (DCMAC) LogiCORE IP 产品指南 (PG369)

Document ID
PG369
Release Date
2023-08-08
Version
2.2 简体中文

DCMAC Subsystem 接收通道化分段式 AXI4‑Stream 总线具有数据移动部分,且这部分直接模拟其对应发射部分的数据移动。tdatatvalidtid 和分段控制字段(enasopeoperrmty)都具有相同的含义和功能。但通道序列的其他元素(id_reqid_req_valid)和反压控制(ch_status_vldch_status_idch_status_skip_req)则不存在。

通道化接收与发射之间的区别在于,其中显示的数据是在接收的有效分段上接收到的。其中对接收数据不提供内部缓冲或重新对齐;在 eop 信号与 sop 信号之间(或者在启动时),允许任意数量的分段处于空闲状态(ena 断言无效)。相应地,任意总线对齐行为即可导致 sop 信号,与先前 eop 位置无关。唯一保证是当帧起始(enasop 均断言有效)时,会启用有效 AXI4‑Stream 周期的所有分段,直至发生 eop 为止。这意味着在 sop 断言有效与 eop 断言有效之间,只要周期内的 tvalid 断言有效,那么在该周期的所有分段内,ena 都断言有效。

通道化分段式总线与非通道化分段式总线的工作方式之间的另一个显著差异就是,是否允许在同一个周期的各帧之间或者在新的帧周期起始时,存在空闲分段(ena 断言无效)间隔。