正常接收 - 2.2 简体中文

在下图中显示了典型的帧接收顺序。其中使用了 400G/8 分段总线作为示例。为使图例保持简洁，此处未显示分段 2 到 6。此图所示事件顺序与先前 正常发射 中的分段式发射示例的事件顺序相同，只是方向为接收方向。

图 1. AXI4‑Stream 帧接收典型顺序

此操作顺序的要点如下：

1. 正如在发射示例中所示，帧 A 在周期 3 的分段 0 中启动，并在周期 5 的分段 1 中通过 eop 终止。
2. 帧 B 从分段 2 开始，于同一周期内的分段 6 结束（tuser 控制信息并未显示，在图中藉由 eop6 必须多次断言有效来暗示，因为 sop 在分段 7 中断言有效，而且不允许存在间隔）。
3. 帧 C 从周期 4 的分段 7 中起始，并在周期 6 的分段 7 中结束。
   注释： rx_preambleout_0 和 rx_preambleout_2 均在周期 4 内包含有效数据。这源于该周期内的 2 个 sop 分段，其中一个位于分段 2，另一个位于分段 7。
4. 周期 7 内没有总线活动，因此，在此周期内，DCMAC Subsystem 将 rx_axis_tvalid_0 断言无效。
5. 在周期 8 内，有一个新的帧（帧 D）起始，该帧在周期 10 中结束。周期 1 为空闲 (tvalid = 0)。
6. 此示例中的最终帧是从周期 12 分段 0 开始传输的。周期 13 演示了在进行中的帧的中间因内部时钟关系而导致出现 tvalid 断言无效的现象，此周期内没有 AXI 数据可供显示。
7. 但帧 E 在周期 14 内仍持续直至图例右侧。