设计流程步骤 - 2.3 简体中文

Versal Adaptive SoC 600G Channelized Multirate Ethernet Subsystem (DCMAC) LogiCORE IP 产品指南 (PG369)

Document ID
PG369
Release Date
2023-11-08
Version
2.3 简体中文

本章节描述了该子系统的自定义和生成方式、该子系统的约束方式以及此 IP 子系统的仿真、综合与实现的具体步骤。如需获取有关标准 AMD Vivado™ 设计流程以及有关 IP integrator 的详细信息,请参阅以下 Vivado Design Suite 用户指南:

  • Vivado Design Suite 用户指南:采用 IP integrator 设计 IP 子系统(UG994)
  • Vivado Design Suite 用户指南:采用 IP 进行设计(UG896)
  • Vivado Design Suite 用户指南:入门指南(UG910)
  • Vivado Design Suite 用户指南:逻辑仿真(UG900)