要为 Vitis 环境生成可扩展平台，必须例化 AI 引擎 IP 并将其连接到设计其余部分。基础平台硬件设计包括块设计，其中包含最低配置的 AI 引擎 IP 块，此块包含已启用并连接到专用 NoC 总线主单元的所有存储器映射从接口 AXI 连接。
AI 引擎的所有其它配置都是通过编译用户 ADF 图和 AI 引擎内核来执行的，编译使用的是 Vitis aiecompiler 和 aiecompiler libadf.a 的 Vitis v++ 链接（含可扩展平台设计）。从 AI 引擎到基础平台的连接包括 AXI4‑Stream 主接口和从接口连接、存储器映射 AXI 总线与 NoC 的连接以及总线接口的时钟。IP 内触发的 AI 引擎事件通过 AXI4 连接传输到存储器并穿过 XSDB。
如需了解更多信息，请参阅 AI Engine LogiCORE IP 产品指南(PG358) 和 AI 引擎工具和流程用户指南 (UG1076)。