DSP - 2022.1 Chinese

Versal ACAP 设计指南 (UG1273)

Document ID
UG1273
Release Date
2022-04-27
Version
2022.1 Chinese

Versal ACAP 包含 DSP58 slice,它是 UltraScale+ 器件 DSP48E2 slice 的超集,并与之向后兼容。此外,Versal ACAP DSP 引擎支持在单一 DSP58 slice 内执行浮点运算,并且可将含专用互连的 2 个连续 DSP58 slice 组合在一起,以构建单一 18 位复数乘法器或复数乘累加 (MACC)。在 Versal ACAP 中,可通过 Floating-Point Operator IP 或 Vitis HLS 工具支持 DSPFP32 模式。如要在 RTL 设计中使用此模式,请在移植后的设计中更新 Floating-Point Operator IP。

赛灵思支持将已例化的 DSP 原语自动移植到 Versal ACAP 旧原语 (DSP48E5)。为提升性能和利用率,赛灵思建议将 RTL 更新至 Versal ACAP RTL 模板,并对设计进行重新综合。

如需了解详细的架构差异,请参阅 Versal ACAP DSP 引擎架构手册(AM004)

重要: 要充分发挥 Versal ACAP 的潜力以提升性能,请考虑数据路径中哪些部分可从 PL 移植到 AI 引擎。您可选择使用 Model Composer 和 System Generator 流程来为使用 MATLAB® Simulink® 软件创建的设计比较 PL 与 AI 引擎实现。如需了解更多信息,请参阅 Vitis Model Composer 用户指南(UG1483)