NoC - 2023.2 简体中文

Versal 自适应 SoC 设计指南 (UG1273)

Document ID
UG1273
Release Date
2023-10-25
Version
2023.2 简体中文

片上网络 (NoC) 属高速通信子系统,可在 PL、PS 和其他集成块中的 IP 端点之间传输数据,以提供统一的裸片内部连接。NoC 主接口和从接口可配置为 AXI3AXI4AXI4‑Stream。NoC 将这些 AXI 接口转换为 128 位宽的 NoC 数据包协议,分别通过水平 NoC (HNoC) 和垂直 NoC (VNoC) 在器件上进行横向和纵向数据移动。HNoC 在 Versal 自适应 SoC 底部和顶部运行,靠近 I/O bank 和集成块(例如,处理器、存储器控制器和 PCIe)。 VNoC 数量(最多 8 个 VNoC)取决于器件和 DDR 存储器控制器的数量(最多 4 个 DDR 存储器控制器)。对于使用堆叠硅片互联 (SSI) 技术的 Versal 器件,超级逻辑区域 (SLR) 之间的 NoC 使用 NoC 裸片间桥接 (NIDB) 来进行连接。如需了解有关 AXI 协议的更多信息,请参阅 Vivado Design Suite:AXI 参考指南(UG1037)

NoC 必须在早期启动时以及使用 NoC 数据路径前,通过 NoC 编程接口 (NPI) 完成配置或编程。NPI 用于对 NoC 寄存器进行编程,这些寄存器可定义布线表、速率调制和 QoS 配置。通过 NPI 对 NoC 进行编程通常无需用户干预。编程完全由平台管理控制器 (PMC) 嵌入式 NPI 控制器自动执行。如需了解有关启动和配置的更多信息,请参阅 Versal 自适应 SoC 技术参考手册(AM011)

Versal Adaptive SoC NoC IP 充当 Versal 自适应 SoC NoC 的逻辑表示法。NoC 主要用于在 DDR 控制器与器件其余部分之间高效移动数据。Versal Adaptive SoC NoC IP 支持多个主控制器通过高级服务质量 (QoS) 设置来访问共享 DDR 存储器控制器。AXI NoC IP 是将 PS 或 PL 连接到 DDR 存储器控制器时所不可或缺的工具。AXI NoC IP 还可用于在 PS 与 PL 之间或在 PL 内的设计模块之间创建其他连接。

如需了解有关 NoC IP 和性能的更多信息,请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)