PL 配置和 JTAG - 2023.2 简体中文

Versal 自适应 SoC 设计指南 (UG1273)

Document ID
UG1273
Release Date
2023-10-25
Version
2023.2 简体中文

Versal 架构的启动和配置不同于先前架构。PL 配置和 JTAG 独立原语在 Versal 自适应 SoC 中不受支持,但存在如下类似的功能:

  • BSCANE2 原语被 CIPS IP 中的 4 条 JTAG TAP 用户指令所替代。
  • STARTUPE3 原语被 QSPI 控制器 MIO 与 CIPS IP(全局异步置位/复位信号、全局三态、启动结束 (EOS) 信号、PL 时钟 (PL0-PL3) 源配置)的组合所替代。
  • DNA_PORTE2 原语则被 JTAG DNA 寄存器或 AXI 存储器映射可访问 32 位寄存器 DNA_0、DNA_1、DNA_2 和 DNA_3 所替代,用于读取器件 DNA。
  • EFUSE_USR 原语被 AXI 存储器映射式 EFUSE_CACHE 寄存器所替代。
  • ICAPE3 已由配置帧接口 (CFI) 总线替代,后者可通过 CIPS IP 进行访问。
  • 在 PLM_RTCA(运行时配置区域)模块中,USR_ACCESS 原语已替换为 PMC USR_ACCESS 寄存器。如需了解有关 PDI 属性设置的更多信息,请参阅 Vivado Design Suite 用户指南:编程和调试(UG908)

如需了解有关存储器映射寄存器的更多信息,请参阅 Versal 自适应 SoC 技术参考手册(AM011) Versal 自适应 SoC 寄存器参考资料(AM012)