您可以使用 RTL 设计流程来创建模块、例化 IP 或者汇编顶层设计，与先前架构类似。但您必须遵循 AMD 建议，在 RTL 设计流程中使用特定于 Versal 器件的块，包括 CIPS 和 NoC IP。CIPS IP 支持访问器件配置功能，而 NoC IP 则可将 PL 连接至一个或多个 DDR 存储器控制器硬化的 IP。
AMD 强烈建议使用 Vivado IP integrator 来例化和配置 CIPS 和 NoC IP。但您无需将 IP integrator 用于自己的整个设计。CIPS IP、NoC IP 以及系统的其他存储器映射组件均可在块设计中使用 IP integrator 来进行配置。随后，生成的块设计即可在顶层 RTL 中进行例化。您可使用此方法通过传统 RTL 流程来构建设计中的大部分内容。