为了应对仿真范围、仿真抽象和仿真目的等方面的不同需求，AMD 为 AMD Versal™ 器件设计的各组件提供了专用的流程，包括 AI 引擎、PS 和 PL。此外，AMD 还支持对由 PL、PS 和（可选）AI 引擎组件组成的完整系统进行协同仿真。各设计团队必须先在功能级别确认功能，然后再将其集成到部分系统应用或整个系统中。
下表显示了每个 Versal 器件块可用的仿真模型。
| 块 | 周期精确 | 性能 |
|---|---|---|
| PS | QEMU（仅限功能运行） | QEMU（仅限功能运行） CIPS 验证 IP (VIP) |
| NoC | 行为级 SystemVerilog（周期近似） | SystemC |
| DDR 存储器控制器 | 行为级 SystemVerilog | SystemC |
| HBM 控制器 | 行为级 SystemVerilog | 行为级 SystemVerilog |
| 基于 PL 的软核存储器控制器 | 行为级 SystemVerilog | 行为级 SystemVerilog |
| CPM | 行为级 SecureIP | 行为级 SecureIP |
| GT | 行为级 SecureIP | 文件 I/O（仅适用于 Vitis 软件平台） |
| 基于 GT 的 IP | 行为级 SecureIP | AXI Verification IP 文件 I/O（仅适用于 Vitis 软件平台） |
| 基于 HLS 的 IP | RTL | RTL |
| 其他 IP | 因 IP 而异 | 因 IP 而异 |
| PL | 行为级 Verilog VHDL SystemVerilog |
行为级 Verilog VHDL SystemVerilog |
| AI 引擎 | SystemC（周期近似） | SystemC |
以下章节提供了有关每个仿真流程的范围和目的的详细信息。
注释： 这些仿真流程中大部分均可用于传统设计流程和基于平台的设计流程。但仅限在基于平台的设计流程中才能对完整系统执行协同仿真。