Versal 自适应 SoC 可编程逻辑 (PL) 包括可配置逻辑块 (CLB)、内部存储器以及 DSP 引擎。每个 CLB 都包含 64 个触发器和 32 个查找表 (LUT)。半数 CLB LUT 可以配置为 1 个 64 位 RAM 和 1 个 32 位移位寄存器 (SRL32) 或配置为 2 个 16 位移位寄存器 (SRL16)。除了 LUT 和触发器之外，CLB 还包含：
- 超前进位逻辑，用于实现算术函数或宽逻辑函数
- 专用内部连接，以创建快速 LUT 级联，无外部布线
这样即可实现灵活的进位逻辑结构，使进位链能从链中的任何一位开始。除了 CLB 中的分布式 RAM（每个 64 位）功能，还有专用块用于在设计中以最优方式构建存储器阵列：
- 加速器 RAM (4 MB)（仅在部分 Versal 器件中可用）
- 块 RAM（每个 36 Kb），在简单的双端口模式下，每个端口可以配置为 4Kx9、2Kx18、1Kx36 或 512x72
- UltraRAM（每个 288 Kb），每个端口可以配置为 32Kx9、16Kx18、8Kx36 或 4Kx72
Versal 器件还包括许多低功耗 DSP 引擎，具有高速且尺寸小的特点，同时还保留了系统设计灵活性。DSP 引擎可配置为在各种模式下运行，以更好地匹配应用需求：
- 27×24 位 2 的补码乘法器和 58 位累加器
- 三元素矢量/INT8 点积
- 复杂 18bx18b 乘法器
- 单精度浮点
如需了解有关 PL 资源的更多信息，请参阅 Versal 自适应 SoC 可配置逻辑块架构手册(AM005)、 Versal 自适应 SoC 存储器资源架构手册(AM007) 以及 Versal 自适应 SoC DSP 引擎架构手册(AM004)。