如要从 AMD UltraScale+™ 器件系列进行移植,请留意以下注意事项:
- UltraScale+ 器件设计(不使用 PS)
- 这些设计包含集成配置逻辑,在上电时支持采用多个配置模式。对于 Versal 自适应 SoC,启动和配置流程都有所变化,需使用 CIPS IP。
- Zynq UltraScale+ MPSoC 和 Zynq UltraScale+ RFSoC 设计(使用 PS)
- 这些器件具有用于管理和执行启动流程的 PMU 和 CSU。对于 Versal 自适应 SoC,启动流程方法有所变化,此方法依靠 PMC 中的 RCU 和 PPU 来管理和执行启动流程。此外,需使用 CIPS IP 来配置启动外设。
如需获取有关 Versal 自适应 SoC 启动模式、启动顺序和启动镜像的更多信息,请参阅下列资源:
- 请访问此链接以参阅 Versal 自适应 SoC 技术参考手册(AM011) 中的相应内容
- 请访问此链接以参阅 Versal 自适应 SoC 系统软件开发者指南(UG1304) 中的相应内容
- Bootgen 用户指南(UG1283)
下表对 UltraScale+ 器件与 Versal 自适应 SoC 的主要启动和配置模式进行了比较。
模式 | Virtex UltraScale+ 或 Kintex UltraScale+ FPGA | Zynq UltraScale+ MPSoC 或 Zynq UltraScale+ RFSoC | Versal 自适应 SoC |
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JTAG | 支持 | 支持 | 支持 |
OSPI | - | - | 支持 |
QSPI32 |
支持 |
支持 |
支持 |
QSPI24 |
支持 |
支持 |
支持 |
SelectMAP | 支持 | - | 支持 1 |
eMMC1 (4.51) | - | 支持 | 支持 |
SD1 (3.0) | - | 支持 | 支持 |
SD1 (2.0) | - | 支持 | 支持 |
SD0 (3.0) | - | - | 支持 |
SD0 (2.0) | - | 支持 | - |
PJTAG_0 | - | - | - |
PJTAG_1 | - | 支持 | - |
串口 | 支持 | - | - |
BPI | 支持 | - | 注释 2 |
NAND | - | 支持 | 注释 2 |
USB (2.0) | - | 支持 | - |
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