Vivado Design Suite 是所有 Versal 自适应 SoC 设计流程中的关键组件。基于您的设计流程，Vivado 工具的主要使用模型如下所示：
- 传统设计流程
- 创建 RTL 和 IP 设计
- 基于平台的设计流程
- 创建和封装 RTL 内核，以供在 Vitis 环境设计流程中使用
- 创建并生成平台，以供在 Vitis 环境设计流程中使用
重要： 如果您使用的是基于平台的设计流程，AMD 提供了标准平台作为起点，而 Vivado IP integrator 则可通过自定义和重新生成平台来更好地满足目标系统应用的需求。欲知详情，请参阅 AMD 网站上的下载页面的“Vitis 嵌入式平台”选项卡中的内容。
您可使用 Vivado 工具来执行设计创建、实现和 PL 分析。典型任务包括：
- 逻辑仿真
- 约束定义和时序分析
- NoC 编译
- I/O 管脚分配和时钟规划
- 逻辑综合与实现
- 设计逻辑可视化
- 设计规则检查 (DRC) 和设计方法论检查
- 实现结果分析
- 功耗和散热分析
- 编程和调试
创建 RTL 和 IP 设计
Vivado 工具支持传统 RTL 和 IP 设计流程，Vivado IP integrator 可用于自动执行设计装配。RTL 开发者必须了解 Versal 自适应 SoC 中可用的新 IP 及其使用要求，包括：
- 所有设计都需要 CIPS IP，包括用于启动器件的 PMC。CIPS IP 也可用于配置 PS 外设和 SYSMON IP。欲知详情，请参阅 Control, Interface and Processing System LogiCORE IP 产品指南(PG352)。
- 器件上的 DDR 存储器控制器只能通过 NoC IP 来访问。欲知详情，请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)。
- 硬件调试流程与先前器件不同。如需了解更多信息，请参阅 Vivado Design Suite 用户指南：编程和调试(UG908)。
创建和封装 RTL 内核
Vivado 工具可用于封装 RTL 内核，以供 Vitis 连接器使用。该选项在 Vivado IP 封装器中提供，可用于将 IP 封装到 XO 文件中，并使用 Vitis 系统连接器将其连接到最终设计。如需了解有关 RTL 内核的更多信息（包括相关限制），请访问此链接以参阅 Vitis 统一软件平台文档：应用加速开发(UG1393) 中的相应内容。
建议：
AMD 建议 RTL 开发者在使用 Vitis 环境设计流程时，使用此方法来整合现有逻辑。
创建和生成平台
您可使用 Vivado 工具创建可扩展硬件平台，随后可使用 Vitis 工具通过处理器系统来扩展此平台。此平台通常包含基本系统级资源，供所有加速器共享，如 PS、NoC、DDR 存储器控制器和基准 I/O。如需了解有关硬件平台定义的更多信息，请参阅
Vitis 统一软件平台文档：应用加速开发(UG1393)。
注释： 这是支持使用 AI 引擎资源的唯一设计流程。
AMD 建议：
- 仅在平台中包含基本 Versal 自适应 SoC 块和开发板接口 IP
- 基本块：CIPS、NoC、AI 引擎、Clocking Wizard、中断控制器
- 接口块：高速 I/O、存储器控制器
- 对于通过串流接口或存储器映射接口以及其他平台串流接口与 AI 引擎进行交互的 RTL 模块，请将这些模块映射到 Vitis RTL 内核
以下是此方法的优点：
- 确保平台的高可复用性
- 促进任务分发
- 提升集成流程自动化的能力
- 增加 DFX 的范围和机会