为了在 Versal 架构中实现最优时钟设置结果，AMD强烈建议：
- 使用“Clocking”Wizard 来配置 Versal 自适应 SoC 时钟管理原语。使用 Vivado 工具从先前架构移植时钟管理函数可能导致出现次优配置。如需了解更多信息，请参阅 适用于 Versal 自适应 SoC 的 Clocking Wizard LogiCORE IP 产品指南(PG321)。
- 请复查 Versal 自适应 SoC 中的时钟管理的物理位置，对比先前架构中使用的时钟设置拓扑结构。
如需了解有关如何根据您的设计需求来设计时钟网络的更多信息，请参阅 Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387)。如需了解有关 Versal 器件中的时钟管理原语的特征和位置的更多信息，请参阅 Versal 自适应 SoC 时钟资源架构手册(AM003)。
虽然 Versal 器件的时钟设置特征与 UltraScale 器件相似，但您必须留意以下重要移植注意事项。
时钟管理函数
- 时钟管理函数由 Versal 器件中的 MMCME5、XPLL 和 DPLL 原语提供。相比于 UltraScale 器件中包含的相似原语，Versal 器件中的时钟管理原语包含额外的纠偏逻辑功能。
- 相比于 UltraScale 器件中的列式架构，Versal 器件中的时钟管理原语的位置不再位于常规结构中，并且仅当 Versal 器件中需要这些原语时，才会进行布局。在某些情况下，移植到 Versal 器件时，这可能导致布局灵活性受限，您必须在移植期间仔细审查时钟结构。
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UltraScale+ 器件原语按如下方式移植到 Versal 器件原语：
- UltraScale+ 器件原语 MMCME4_ADV 移植到 MMCME5 Versal 器件原语。MMCME5 不支持 ZHOLD 补偿。从先前架构移植后生成的 MMCME5 设置可能为次优设置，AMD 建议使用“Clocking”Wizard 来直接配置 MMCME5，以在 Versal 架构内实现最优性能。
- UltraScale+ 器件原语 PLLE4_ADV 移植到 XPLL Versal 器件原语。从先前架构移植后生成的 XPLL 设置可能为次优设置，AMD 建议使用“Clocking”Wizard 来直接配置 XPLL，以在 Versal 架构内实现最优性能。
全局时钟缓冲器
- 来自先前架构的全局时钟缓冲器（如 BUFGCE、BUFGCE_DIV、BUFGCTRL、BUFG_PS 和 BUFG_GT）会自动移植到 Versal 架构。
- Versal 新增器件中新增的多时钟缓冲器 (MBUFG) 原语支持叶级时钟分频，以降低时钟轨道使用率，并改进同步时钟域交汇上的时序约束。
时钟布线资源
- Versal 器件的时钟布线结构与 UltraScale 器件相似，在整个器件中使用全局时钟设置，但负载可采用局部或全局布局。
- Versal 器件不采用列式 I/O 架构，在不含 XPIO bank 的时钟区域内仅有 12 条水平布线轨道。含 XPIO bank 的时钟区域则含有 24 条水平布线轨道。