先前架构中的设计中使用的块 RAM 和 UltraRAM 可通过推断相应的 Versal 自适应 SoC 块来自动进行移植。RTL 例化同样可自动移植。如果某些 BRAM 和 UltraRAM 配置在 Versal 自适应 SoC 中不受支持，则会发出一条严重警告消息，并将实例转换为黑盒元件。在此情况下，必须更改设计，使其遵循 Versal 自适应 SoC 所支持的配置。AMD 建议您在设计移植后检验配置设置，以确保已自动选中正确的默认选项和设置。AMD 建议使用 AMD 可参数化宏 (XPM) 来推断 FIFO 和其他存储器。在 Versal 自适应 SoC 中不支持内置 FIFO。在 Vivado IP integrator 中，Embedded Memory Generator 和 Embedded FIFO Generator 取代了 Block Memory Generator 和 FIFO Generator IP。Block Memory Generator 和 FIFO Generator IP 无法自动完成移植。如需了解详细的架构差异，请参阅 Versal 自适应 SoC 存储器资源架构手册(AM007)。
部分 Versal 自适应 SoC 包含加速器 RAM，此 RAM 具有额外的 4 MB 的片上存储器，其中包含位于 PS 外部的 ECC。该存储器提供两种访问方式：支持从 RPU 通过 128 位 AXI 接口来直接访问，也可从 PL 通过 256 位 AXI 接口来对其进行访问。该存储器分为 3 个 bank，支持从 PL 和 RPU 对不同 bank 进行读取或写入访问。如需了解有关 PS RAM 和加速器 RAM (XRAM) 的详细信息，请参阅 Versal 自适应 SoC 技术参考手册(AM011)。
部分 Versal 器件的北侧边缘处包含 AI 引擎 tile 拼块阵列。AI 引擎阵列是 AI 引擎拼块构成的二维阵列，每个阵列均包含：一个 AI 引擎、一个高性能 VLIW 矢量 (SIMD) 处理器、集成数据存储器及用于串流、配置和调试的互连结构。
在每个 AI 引擎内都有一个专用单端口 16 KB 程序存储器，其位宽为 128 位，深度为 1k。该程序存储器支持指令压缩，并具有 ECC 保护和报告功能。
独立于 AI 引擎的每个 AI 引擎拼块都包含 32 KB 的数据存储器供 AI 引擎使用，并拆分为 8 个单端口 bank。如需了解有关 AIE 阵列专用 RAM 的更多详细信息，请参阅 Versal 自适应 SoC AI 引擎架构手册(AM009)。