在 PL 互连结构中调试设计的方法与先前架构中类似，但存在如下几项关键差异：
- 所有互连结构调试 IP 核都具有 AXI4‑Stream 从控制接口。先前架构使用的是专用接口标准。
- AXI Debug Hub IP 核具有 AXI4‑Stream 控制接口（用于连接到互连结构调试 IP 核）和 AXI4 存储器映射从接口（用于来自主机的连接）。先前架构中所使用的 Debug Hub IP 依靠专用接口来连接到调试核和主机。
- Vivado 工具中的调试流程当前支持在 Debug Hub 与调试核之间采用自动连接和手动连接。
- 在 Versal 自适应 SoC 架构中不再提供 JTAG-to-AXI 软核调试 IP 作为选项。DAP 和 DPC 可用于访问设计中基于 AXI 的块。
- 基于 AXI4‑Stream 的 Integrated Logic Analyzer (ILA) 核支持 ILA 功能和“System ILA”（系统 ILA）功能。在先前架构中，这些均作为独立 IP 核提供。
- 基于 AXI4‑Stream 的 ILA 核支持选择块 RAM 或 UltraRAM 作为存储器用于走线存储。
- 在 Versal 自适应 SoC 架构中不再提供 PJTAG 作为选项。用户必须改用单一 JTAG 接口来访问 DAP 和 TAP。请咨询您的调试器供应商，以确认是否支持该解决方案。
移植时，请留意以下注意事项：
- Vivado IP integrator
- 您必须手动移除或替换先前已例化的旧调试核。在块设计中使用 IP integrator 将旧的调试核替换为新的 AXIS-ILA 核。
- 网表
- 用于将 ILA 核插入已综合的设计的赛灵思设计约束 (XDC) 命令会自动移植到新的 AXIS-ILA 调试 IP。
- RTL
- 由于存在全新的接口要求，来自先前架构的互连结构调试核不会自动移植到基于 AXI4‑Stream 的新调试 IP 核。如果来自先前架构的调试核在设计中已例化，那么必须在设计中对新的调试 IP 进行手动重新自定义、重新生成和重新例化。