Versal 自适应 SoC 中的高性能 I/O 称为 XPIO。 不同于先前器件中的列式 I/O 架构，高性能 I/O 是位于器件底层的外设。器件左侧处理器系统下存在的高性能 I/O 端口和器件右侧 GT 下存在的高性能 I/O 端口统称为角落 I/O。角落 I/O 用途有限，如用于集成 DDR 存储器控制器和有限时钟设置。如需了解有关 XPIO 的更多信息，请参阅 Versal 自适应 SoC SelectIO 资源架构手册(AM010)。如需了解有关角落 I/O 的更多信息，请参阅 Versal 自适应 SoC 封装和管脚分配架构手册(AM013)。
XPIO 所提供的 XPHY 逻辑与 AMD UltraScale™ 器件原生模式类似。XPHY 逻辑可将经过校准的延迟与串行逻辑和解串逻辑封装在一起，以提供 6 个单端 I/O 端口（称为半字节）。每个 XPIO bank 含 9 个 XPHY 逻辑站点 (site)，支持最多 54 个单端 I/O 端口。XPHY 逻辑用于集成 DDR 存储器控制器、软核存储器控制器和任意高性能 I/O 接口。
在 XPIO 和 HD I/O bank 上均包含未经校准的 IDELAY、ODELAY、IDDR 和 ODDR（称为 I/O 逻辑 (IOL)），以支持运行速度不高于 250 Mb/s 的低性能旧接口。
由于使用 XPHY 逻辑，因此高性能接口的 I/O 管脚分配流程不同于先前架构。 如果您先前使用 AMD Memory Interface Generator、“High-Speed SelectIO™ ”Wizard 或 SelectIO 组件模式生成了高性能接口，那么您必须使用“Versal IP”Wizard 来重新构建这些接口。
下表显示了高性能 UltraScale 器件 I/O 生成方式到 Versal 器件 I/O 生成方式的映射。
| UltraScale 器件 I/O 生成方式 | Versal 自适应 SoC I/O 生成 |
|---|---|
| 软核存储器控制器 |
通过 Versal NoC IP 集成的 DDR 存储器控制器 软核存储器控制器 |
| “High Speed SelectIO”Wizard | “Versal Advanced I/O”Wizard |
|
UltraScale 组件模式
|
“Versal Advanced I/O”Wizard |
|
UltraScale 组件模式
|
RTL 中例化的 I/O 逻辑 |
为 Versal 自适应 SoC 重新生成 IP 后，可使用 Advanced I/O Planner 来执行 I/O 管脚分配，此操作与 UltraScale 器件的软核存储器控制器 I/O 管脚分配流程类似。Advanced I/O Planner 会逐步指导您完成使用 XPHY 逻辑将接口映射到目标 XPIO bank 的流程，并确保您的高速接口以合规方式映射到 XPHY 逻辑。
AMD 建议按以下顺序对高速接口执行 I/O 管脚分配，以便最大程度利用可用的 XPHY 逻辑资源：
- 通过 NoC 集成的 DDR 存储器控制器
- 软核存储器控制器
- Advanced I/O Wizard
- I/O 逻辑
欲知详情，请参阅以下文档：
- 如需了解 DDR4 和 LPDDR4 管脚分配规则，请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)。
- 如需了解软核存储器控制器规则，请参阅 Versal Adaptive SoC Soft DDR4 SDRAM Memory Controller LogiCORE IP 产品指南(PG353) 和 Versal Adaptive SoC Soft RLDRAM 3 Memory Controller LogiCORE IP 产品指南(PG354) 。
- 如需了解有关“Advanced I/O”Wizard 的信息，请参阅 Advanced I/O Wizard LogiCORE IP 产品指南(PG320)。