Versal 器件允许在多个 RP 之间拆分时钟拼块。指定时钟源（例如 MMCM 和 BUFG）到 Pblock 的范围后，DFX 流程会自动使用所需的时钟设置拼块来进行布线。
下图显示了共享多个 RP 的 RCLK 行和垂直 NoC (VNoC) 列。在 RCLK 行中，2 个 RP 共享同一个时钟区域；一个位于 RCLK 行上方，另一个则位于该行下方。VNoC 拼块同样在多个 RP 间共享。
建议： 如果您的设计包含 2 个以上 RP，AMD 建议在这 2 个 RP 之间保留时钟区域间隔，以免 RP 内部时钟尝试在同一 VNoC 拼块内使用时钟布线。如果尝试在单个 VNoC 列中使用时钟布线的 RP 超过 2 个，则可能出现无法布线的状况。
图 1. RCLK 行与垂直 NoC 列共享多个 RP
