Dynamic Function eXchange 的布局规划约束 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

最优化的布局规划对于在 DFX 设计内确保时序收敛和避免可布线性问题至关重要。与 DFX 布局规划中的 I/O bank 相关的规则也会影响管脚分配规划。以下是 DFX 设计中进行布局规划时需要考量的关键领域:

  • Pblock

    进行 DFX 分区布局规划时,将最大量的资源分配到 RP Pblock,在静态区域中保留最少量资源用于满足平台编译需求。

    在多个 RP 间可通过水平分割(上半部分和下半部分)时钟区域来共享同一个时钟区域,但部分 Versal 器件中 PL 顶层存在的半个时钟区域除外。

    可编程单元 (PU) 粒度通常即为拼块 (tile) 本身,但 I/O 除外,其粒度是整个 I/O bank。如此精细粒度可在布局规划中提升灵活性。如需了解有关 PU 的更多信息,请访问此链接以参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909) 中的相应内容。

    为了避免静态信号线渗透到 RP,可以为该静态区域创建 Pblock,并在其中启用约束布线。但此方法需额外考量静态逻辑的可布线性。欲知详情,请参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909)

  • I/O

    Versal 器件中,在某一 I/O bank 内声明一个静态 I/O 会强制此 I/O bank 的所有 I/O site 归入此静态区域,但仍可重新配置时钟设置资源。在前述器件中,I/O 和时钟设置资源捆绑在同一个 PU 内,因此所有 I/O 和时钟设置资源均全部为静态资源或者全部为重配置资源,且不允许处于不同域中。

  • 时钟设置

    如果 RP 使用远程时钟拼块,并且需要跨越另一个 RP,那么会根据此拼块在 RP 间的拆分方式来限制时钟轨道的使用。使用可能位于 RP 本地的 GT 时钟区域内的 DPLL 来代替位于器件底部的水平时钟区域的 MMCM。

    如需了解有关时钟区域的更多信息,请访问此链接以参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909) 中的相应内容。

  • 分区管脚

    在 DFX 设计中,可重配置模块 (RM) 与静态区域之间的信号称为“边界信号”。所有 RM 管脚都必须包含分区管脚位置约束 (PPLOC),此约束由布局器存入边界信号。唯一例外是硬核原语之间的专用路径。分区管脚是 PL 上的物理接口,用于分割边界信号的静态部分和可重配置部分。如需了解有关 PPLOC 的更多信息,请访问此链接以参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909) 中的相应内容。

    由于对应边界信号线的布线始终强制穿过分区管脚,因此分区管脚的存在会缩减布线器的解空间。为了缓解这一问题,DFX 流程包含扩展布线。扩展布线是为 RP 添加布线占板面积,此 RP 可包含来自静态区域的布线拼块。如需了解有关扩展布线的更多信息,请访问此链接以参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909) 中的相应内容。

    您也可以降低分区管脚的局部密度,以避免在将来实现可重配置模块变体时遇到布线困难。有多个属性(如 HD.PARTPIN_RANGE 和 HD.PARTPIN_LOCS)可用于控制分区管脚的布局。

如需了解有关 Pblock 准则、I/O 管脚分配、时钟设置和 PPLOC 缩减的更多信息,请参阅 Vivado Design Suite 用户指南:Dynamic Function eXchange(UG909)