I/O 管脚分配设计流程 - 2023.2 简体中文

AMD Vivado™ IDE 支持您以交互方式浏览、直观显示、分配并确认设计中的 I/O 端口和时钟逻辑。此环境不仅可确保实现自动建构校正 (correct-by-construction) 式 I/O 分配。它还支持直观显示与内部裸片焊盘相关的外部封装管脚。

您可通过直观方式查看流经器件的数据流并从外部和内部双视角来正确规划 I/O。通过 Vivado IDE 完成 I/O 分配和配置后，即可为实现工具自动创建约束。

AMD 建议按以下顺序对高速接口执行 I/O 管脚分配，以便最大程度利用可用的 XPHY 逻辑资源：

1. 通过 NoC 集成的 DDR 存储器控制器
2. 软核存储器控制器
3. Advanced I/O Wizard
4. I/O 逻辑

同样，AMD 建议在 Vivado IP integrator 中同时规划所有 GT 块的使用，这样即可跨多个软核 IP（例如，Aurora、Ethernet、JESD 等）以最优方式共享 GT 四通道。硬核 IP（如 MRMAC、DCMAC 或 PCIe）则不共享 GT 四通道。

如需了解有关 Vivado Design Suite I/O 管脚分配和时钟规划功能的更多信息，请参阅 Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划(UG899)。