NoC 注意事项 - 2023.2 简体中文

SSI 技术在 NoC 管脚分配过程中需要特别注意。请自行熟练掌握 SSI 技术要求和建议。

采用 SSI 技术器件进行设计时，为最优化性能，使用布局规划方法来针对特定 SLR 进行设计分区，使每个 SLR 的使用率都保持在指导原则范围内。尝试减少跨 SLR 边界的关键信号数量。这也包括正确规划与布局规划相关的 I/O 接口、时钟和逻辑。

NoC 编译器在 Vivado IP integrator 中运行时，不考虑位置约束。在存储器中开启综合后处理之后，您可对 NoC 接口位置进行布局规划，得到最优 SLR，并在 Vivado IDE 中刷新 NoC 解决方案。由于 NMU 与 NSU 之间的距离会增大，时延可能会变得困难，必须在设计周期中尽早评估和解决。

设计 SSI 技术的器件时，要最优化功耗，请减少 SLR 交汇并将布线约束在单一 VNoC 列内。

在 Versal 自适应 SoC SSI 技术的器件上为 Pblock 分配逻辑时，可能需要执行 NoC 设计规划，才能在整个设计进程中实现最优且一致的结果。执行 NoC 设计规划时，请考虑下列事项：

• 在实现工具中使用 SLR 级 Pblock 时，请考虑在 Vivado IP integrator 中约束 NoC NMU/NSU，以匹配实现结果。
• 对于开始或结束于 DDR 存储器控制器或 PS 的 NoC 路径，请考虑将这些路径布局在 SLR0 内以便尽可能缩短时延。
• 对于并非开始或结束于 DDR 存储器控制器或 PS 的 NoC 路径，请考虑将这些路径完全约束在 SLR 内（除 SLR0 外）。
• 建议使用 NoC 替代使用 AXI Register Slice 跨多个 SLR 流水打拍。

在以下示例中，紫色高亮的 PL-NoC 路径与 DDR 存储器控制器对接，并约束到 IP integrator 中的 SLR0。粉色高亮的 NoC 路径属于约束到 IP integrator 中的 SLR1 的 PL-NoC 路径。