为 Versal 自适应 SoC 堆叠硅片互联 (SSI) 技术器件规划管脚分配时，重要的是确认 XPIO bank 位于底部 SLR (SLR0) 内，而不是像先前列式架构一样遍布整个 SLR。与 XPIO 外部接口关联的逻辑大多数位于 SLR0 内，此逻辑不得跨 SLR。决定外部接口的布局时，请考量以下注意事项：
- 对于较小的接口，请将所有管脚组合到单个 XPIO bank 内。
- 对于较大的接口，请将所有管脚组合到多个相邻的 XPIO bank 内。
- 将硬化的 DDR 存储器控制器布局在无权访问 PL 的角点 bank 内。
- 在各 XPIO bank 之间平衡布局支持时钟功能的 I/O (CCIO) 或时钟管理模块 (CMT) 组件。