Versal 器件的时钟结构与 AMD UltraScale™ 器件相似，在整个器件中使用全局时钟设置，但负载可采用局部或全局布局。Versal 器件中的多时钟缓冲器 (MBUFG) 原语支持叶级时钟分频，以降低时钟轨道使用率，并改进同步时钟域交汇上的时序约束。此架构有助于提升时钟资源使用率的效率、支持更多数量的设计时钟，并改进时钟的性能和功耗特性。
在 Versal 器件中，时钟通常源自列式 HDIO bank 或水平高性能 XPIO bank。每个 Versal 器件时钟区域都包含如下时钟网络布线：可分频至 24 个垂直布线轨道、12 个水平布线轨道、24 个垂直分布轨道和 24 个水平分布轨道。底部时钟区域行是唯一的，并且包含 24 个水平布线轨道（相比之下，其他时钟区域行中包含 12 个水平布线轨道）。
以下是时钟类型的主要类别及其关联的时钟结构（按其驱动和用途分组）：
- 高速 I/O 时钟
这些时钟与 SelectIO™ XPHY 逻辑关联，并由 XPLL 生成。这些时钟通过专用低抖动资源从 XPLL 布线到 XPHY 逻辑，以供高性能 I/O 接口使用。通常，此时钟结构由 AMD IP（例如，NoC IP DDR4 存储器控制器、软核存储器控制器 IP 或 Advanced IO Wizard IP）来控制。
- 通用时钟
这些时钟可在大部分时钟树结构中使用，可作为 GCIO 封装管脚或时钟修改块（例如，MMCM、XPLL 或 DPLL）的来源。通用时钟网络必须由支持叶级时钟分频的典型 BUFGCE/BUFGCE_DIV/BUFGCTRL 缓冲器或者新 MBUFGCE/MBUFGCE_DIV/MBUFGCTRL 原语驱动。在 HDIO bank 中，通过仅提供 DPLL 和 BUFGCE，对时钟设置资源加以限制。任意给定时钟区域均可支持最多 24 个独立时钟，Versal 器件根据其拓扑结构、扇出和负载布局，可支持 100 余个时钟树。
- 千兆位收发器时钟
千兆位收发器 (GT*_QUAD) 的发射、接收和参考时钟均使用包含 GT 的时钟区域内的专用时钟。在 Versal 器件中，GT 时钟列包含 DPLL，并且还支持通过新 MBUFG_GT 原语进行叶级时钟分频。您可以使用 GT 时钟来实现以下功能：
- 驱动 DPLL 进行频率综合、抖动过滤或时钟纠偏
- 使用 BUFG_GT 或 MBUFG_GT 缓冲器连接到互连结构中的任何负载，以驱动通用时钟网络
- 在相同或不同四通道 (Quad) 中的多个收发器上共享时钟
注释： 只有 12 条偶数时钟布线和时钟分布轨道跨过 GT 列中的 SLR 边界。注释： 没有任何时钟布线和时钟分布轨道会跨越 GT 列中的 SLR 边界以往返 AMD Versal™ HBM 器件顶层 SLR。如果负载分布在顶层 SLR 与其他 SLR 之间，那么布局器会忽略 GT 列中的 USER_CLOCK_ROOT。