Vitis HLS 支持以下流程目标：
- Vivado IP 流程
- 支持各种接口和数据传输协议，提供多种设计选项，灵活性较高。但您必须处理 IP 的集成和管理。如需了解有关如何在 Vitis HLS 中启用此流程的信息，请访问此链接以参阅 Vitis 高层次综合用户指南(UG1399) 中的相应内容。
- Vitis 内核流程
- 支持一组特定接口，局限性较高。这种更为结构化的流程允许 HLS 块与 Vitis 可扩展平台之间的自动建构校正集成，并支持与 Xilinx Runtime (XRT) 软件栈无缝集成，显著简化硬件/软件集成流程。如需了解有关如何在 Vitis HLS 中启用此流程的信息，请访问此链接以参阅 Vitis 高层次综合用户指南(UG1399) 中的相应内容。
以 AMD Versal™ 器件为目标时，您必须根据设计流程（传统设计流程或基于平台的设计流程）并根据整体工程中生成的块的使用方式来配置 Vitis HLS 工程，如下表所示。
| 设计流程 | Vitis HLS 输出 | 流程目标 | 目标用户 |
|---|---|---|---|
| 传统设计流程 | 与其他 RTL 和 IP 块集成 | Vivado IP 流程 | 硬件设计师 |
| 基于平台的设计流程 | 在可扩展平台内集成 | Vivado IP 流程 | 硬件设计师 |
| 基于平台的设计流程 | 作为内核链接到可扩展平台 | Vitis 内核流程 | 硬件设计师或软件开发者 |
建议： 在基于平台的设计流程中使用 Vitis HLS 时，AMD 强烈建议在 Vitis 内核流程中使用 Vitis HLS 来生成块，此块可使用 Vitis v++ 连接器以自动建构校正方式自动链接至可扩展平台。