适用于 Versal 自适应 SoC 的基于平台的设计流程能够方便用户使用现有 RTL 代码或 Vivado IP 作为 Vitis 内核。Vitis 内核均为规范化的设计块，可使用 Vitis v++ 连接器以自动建构校正方式自动集成到现有平台内。
适用于 Versal 自适应 SoC 的基于平台的设计流程能够方便用户使用现有 RTL 代码或 Vivado IP 作为 Vitis 内核。Vitis 内核均为规范化的设计块，可使用 Vitis v++ 连接器以自动建构校正方式自动集成到现有平台内。