传输限制 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文
提示: 要实现跨 SLR 高速传输,请务必寄存跨 SLR 边界的信号。

SLL 信号是 SLR 组件之间的唯一数据连接。

下列信号不在 SLR 组件间传输:

  • 进位链
  • DSP 级联
  • 块 RAM 和 UltraRAM 级联

工具通常会考量上述传输限制。为确保设计布线正确,并且符合您的设计目标,在构建超长级联并在 SLR 边界附近手动布局此类逻辑时,您同样必须将此限制纳入考量范围。