使用自动识别的采样时钟 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

您无需指定相关时钟即可使用 set_input_delayset_output_delay 约束。Vivado Design Suite 时序引擎将分析设计并自动将每个端口与所有采样时钟关联。随后,通过报告 I/O 路径上的时序,即可查看该工具约束每个 I/O 端口的方式。这样即可便于快速约束设计,但此类通用约束如果过于泛用且无法对硬件实际情况进行准确建模,则可能成为问题。