使用边界逻辑接口约束 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

在可编程逻辑 (PL) 与高性能 XPIO 之间以及在 PL 与 AI 引擎接口拼块之间的边界逻辑接口 (BLI) 中存在触发器阶段。BLI 触发器资源可对出入 PL 的信号进行寄存,从而最优化接口时序。BLI 触发器资源存在如下限制:

  • BLI 仅支持具有异步清除 (FDCE) 或同步复位 (FDRE) 并且 R 管脚绑定到 GND 的触发器。
  • BLI 仅支持 INIT 值为 0 的 FDCE 和 FDRE。
  • 任一站点 (site) 内的所有 BLI 触发器都必须共享相同的活动 CLR 信号或不活动的 GND R 信号。
  • 仅当 CLR 管脚和 R 管脚绑定到 GND 时,才能混用 FDCE 和 FDRE。
  • 任一站点 (site) 内的所有 BLI 触发器都必须共享相同的 CE 信号。

默认情况下,如果触发器仅连接到 XPIO bank 或 AI 引擎接口拼块资源,那么这些触发器不布局在 BLI 触发器资源内。BLI 约束必须供 Vivado 工具用于将触发器布局在 BLI 触发器资源内。如果由于违反上述限制导致无法满足 BLI 约束,则触发器布局在 PL 内。PL 触发器的信号线如果使用 BLI 来与各资源对接,则会执行 BLI 触发器资源的直通式布线。在以下示例中,BLI 约束供 BLI 资源中的触发器用于驱动 XPIO IOB 中的触发器。此示例还演示了驱动 XPIO IOB 中的触发器的 PL 触发器,并显示了从 BLI 穿越 BLI 触发器资源的布线。

set_property BLI TRUE [get_cells myIntf/myBLI_reg]
图 1. BLI 约束示例

如需了解有关 XPIO bank 中的 BLI 的更多信息,请访问此链接以参阅 Versal 自适应 SoC SelectIO 资源架构手册(AM010) 中的相应内容。

如需了解有关 BLI 约束的更多信息,请参阅 Vivado Design Suite 属性参考指南(UG912) 中的 BLI