控制时钟结构的最低级且最直接的方法是将所需时钟资源例化到 HDL 设计中。这样即可使用器件的所有可用功能，并全权掌控这些功能。 使用 BUFGCE、BUFGMUX、BUFGCE_DIV 或需要额外逻辑和控制的其他时钟结构时，例化通常是唯一的选择。但即便是对简单的缓冲器而言，有时候实现期望的结果的最快方法还是直接将其例化到设计中。
将时钟资源包含在独立实体或模块内并在代码顶层或顶层附近将此实体或模块例化是一种有效时钟资源管理方式，在例化时尤其如此。通过将时钟资源置于代码顶层，就可以更方便地将其分配给设计中的多个模块。
请注意可在哪些场合以及应在哪些场合共享时钟资源。创建冗余时钟资源不仅是资源浪费，而且通常会增加功耗，造成更多潜在冲突和布局决策，导致总体实现工具的编译时间延长，使时序约束状况变得更加复杂。这也是把时钟资源置于顶层模块附近的又一重要原因。
提示： 您可使用 Vivado HDL 模板来例化特定时钟原语。