您可以使用 GCLK_DESKEW 属性来为时钟信号线禁用校准去歪斜。对于支持校准去歪斜的器件，时钟网络的初始延迟抽头是在器件启动时进行校准的，这样在为时钟信号线启用校准去歪斜时即可进一步减小时钟偏差。如需了解有关不同 Versal 器件的默认校准去歪斜设置的更多信息，请参阅 Versal 自适应 SoC 时钟资源架构手册(AM003)。对于某些时钟拓扑结构，尽可能减小插入延迟更重要，对于时序收敛而言，时钟网络去歪斜的重要性略低。在这些情况下，您可通过将时钟信号线上的 GCLK_DESKEW 属性设置为 OFF 来实现无附加延迟的时钟网络以平衡时钟偏差。这样同样会为该时钟信号线禁用校准去歪斜。您必须在由时钟缓冲器直接驱动的信号线段上设置 GCLK_DESKEW 属性。下面给出 1 个示例：
set_property GCLK_DESKEW OFF [get_nets -of [get_pins clkgen/BUFG_clkout2_inst/O]]注释： GCLK_DESKEW 属性搭配 USER_CLOCK_ROOT 约束使用时最有效，这样可以强制时钟根更接近所需插入延迟最少的负载。