在顶层附近插入时钟元件 - 2023.2 简体中文

朝顶层方向插入时钟元件便于模块间的时钟共享。时钟共享可以减少时钟资源占用，从而提高资源使用率、提升最高时钟频率，并降低功耗。

除了在其中创建时钟的模块之外，时钟路径只能向下驱动进入模块。任何先自上而下而后又自下而上贯穿的路径都会在 VHDL 仿真中造成增量周期 (delta cycle) 问题，此类问题的调试既艰难又费时。