基于网表的 I/O 管脚分配 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

AMD 建议在设计完成综合后分配 I/O 和时钟逻辑约束。对于 Versal 器件,AMD 建议在 1 个 RTL 工程中例化所有 IP 和 I/O 以及基本逻辑。随后即可对此工程进行综合。对于使用 GT 块(如 MRMAC 或 DCMAC)的设计,Hard Block Planner 可提供可视图,以帮助向有效站点 (site) 和封装管脚分配 GT 四通道和 GT 参考时钟。对于 AMD IP(如存储器接口和高速 I/O 接口),Advanced IO Wizard 支持自动建构校正 (correct-by-construction) 式管脚分配。对于使用 I/O 逻辑的传统低性能接口,可将管脚拖放到Package(封装)窗口上来执行管脚分配。