默认情况下,Vivado IDE 用于对设计中所有时钟之间的路径进行时序约束。您可使用以下约束来修改此默认行为:
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set_clock_groups
- 禁用您识别的时钟组之间的时序分析,但不禁用同一个组中的时钟之间的时序分析。
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set_false_path
- 仅禁用由
-from
和-to
选项所指定的方向上的时钟之间的时序分析。
在某些情况下,您可能想要对时钟域交汇 (CDC) 的一条或多条路径使用以下约束来限制时延或总线偏差:
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set_max_delay -datapath_only
- 对异步 CDC 路径设置最大延迟约束,以限制时延。
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set_bus_skew
- 使用总线偏差代替时延来约束异步 CDC 路径之间的一组信号。