Versal 器件的架构与先前器件存在显著差异，因此定义设计层级时有些特别的注意事项需要考量。在设计进程中尽早规划层级有助于尽可能减少后续问题。在 Versal 器件中，软件必须与硬件搭配协同工作。为了确保从 Vivado Design Suite 到 Vitis 环境的无缝硬件交接，定义设计层级时请遵循如下建议：
- 将设计的可寻址部分包含在单个 BD 层级内。
设计的可寻址部分包括 CIPS、NoC、收发器、 MicroBlaze™ 处理器以及任何其他可寻址元件。BD 可位于设计层级顶层（搭配 AMD 管理的顶层 RTL 封装文件），或者 BD 也可在定制 RTL 顶层中例化。如果使用本章中包含的任何方法将其他 IP 整合到块设计内，请使用支持硬件交接的方法。例如，使用块设计容器对设计进行区隔化和分区的方法即可搭配硬件交接来使用。但如果使用 RTL 模块参考，则寻址信息将不予保留。在设计进程中尽早考量这些限制至关重要。
- 如果您计划首先启动处理子系统，稍后再加载 PL 编程，那么请在设计顶层中以及块设计容器 (BDC) 的 PL 部分中包含 CIPS 和 NoC。