封装的块设计 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

您可在当前 Vivado 工程内封装块设计源文件,并将其作为封装 IP 包含在用户 IP 存储库内。

以下是使用封装 BD 时值得注意的重要信息:

  • 顶层 BD 不提供查看或修改功能。
  • 不支持封装含 BDC 的 BD。
  • 封装 BD 会丢失 BD 边界属性和元数据(例如,FREQ_HZ、X_INTERFACE_* 属性等)。要保留此信息,此信息必须存在于 BD 封装文件内或者复制到 IP 封装的顶层源文件中。
  • 封装 BD 是块设计的快照。封装后,BD 是静态 IP,并非可编辑块设计,也不是动态块设计。
  • 支持封装含 RTL 模块参考的 BD。但不支持封装含块设计容器的 BD。
  • 不允许封装含 CIPS 或 NoC IP 的 BD。
  • SmartConnect 和 AXI Interconnect 地址信息在封装 IP 内均为静态信息。

下图显示了用户封装的块设计的设计层级,此块设计包含 RTL 模块参考和 AMD IP。

图 1. 封装的块设计层级