Vivado IP integrator 会在块设计确认期间调用 NoC 编译器，以生成 NoC 布局布线解决方案，满足 QoS 要求。如果来自 IP integrator 的解决方案无法充分满足设计实现要求，那么在设计布局期间可调用 NoC 编译器来生成新的解决方案以满足实现要求。
图 1. NoC 编译器流程
下列实现要求可能导致在设计布局期间调用 NoC 编译器：
- 应用于 PL 的物理位置约束或 Pblock 约束将影响 NoC NMU/NSU 布局
- 解析 CIPS 与 NoC 之间的 NoC 接口，以便正确分配至目标器件
- DDR 存储器控制器接口的顶层端口分配将导致 DDR 存储器控制器分配发生更改
- 对可编程逻辑进行全局布局，这可能影响 NoC NMU/NSU 布局
提示： 在 IP integrator 中，您可以将 DDR 存储器控制器的位置约束到 NoC 视图中的相应 site 位置，以便反映要在设计布局期间执行的分配。这样即可改善 IP integrator 与完全实现的设计之间的 NoC QoS 结果关联。