时序约束错误通常会导致信号线的布线结果欠佳。在尝试布线器设置前，请确保已确认布线器所看到的约束和时序图。布线前，复查已完成布局的设计的时序报告，以确认时序和约束。
时序约束不良的常见示例包括跨时钟路径和错误的多周期路径，这些错误导致布线延迟插入，并需要修复保持时间。拥塞区域可通过在 RTL 综合中进行针对性的扇出最优化或通过物理最优化来解决。您可以保留全部或部分设计层级，以防止跨边界最优化并降低网表密度。或者，也可以使用布局规划约束来减轻拥塞。
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Versal 自适应 SoC 系统集成和确认方法指南(UG1388) 中的相应内容。