使用并行时钟缓冲器来实现以下目的：
- 确保跨实现运行的布局可预测。
当由相同输入时钟端口（MMCM、XPLL、DPLL 或 GT*_QUAD）直接驱动并行时钟缓冲器时，这些缓冲器始终与其驱动布局在相同时钟区域内，而与网表更改或逻辑布局变动无关。
- 匹配时钟树的并行分支之间的插入延迟。
AMD 推荐使用并行缓冲器替代级联时钟缓冲器，在分支之间存在同步路径时尤其如此。当使用级联缓冲器时，时钟树的分支之间的时钟插入延迟将不匹配，即使使用 CLOCK_DELAY_GROUP 或 USER_CLOCK_ROOT 约束也是如此。这可能导致高时钟偏差，从而导致时序收敛难度增加，甚至无法实现。
注释： 如果可能，请使用 MBUFG* 单元来最大限度减小同步 CDC 时序路径上的偏差，或者在匹配多个相关时钟网络的插入延迟时，请使用此单元。使用 MBUFG* 单元时，不应使用 CLOCK_DELAY_GROUP 约束。
下图显示了由 MMCM CLKOUT0 端口驱动的 3 个并行全局时钟缓冲器。
图 1. MMCM 输出上的并行 BUFGCE
