控制信号和控制集 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

控制集是控制信号(置位/复位信号、时钟使能信号和时钟信号)的组合,用于驱动任意给定 SRL、LUTRAM、CLB 或 IMUX 寄存器。对于控制信号的任意独特组合,都会组成 1 个独立控制集。由于 Versal 自适应 SoC slice 中的寄存器共享公用控制信号,从而管辖将含有不同控制集的寄存器封装到同一个 slice 中的过程,因此该功能十分重要。例如,如果具有给定控制集的寄存器仅具有 1 个寄存器作为负载,那么其占据的 slice 中的其他寄存器对于含不同时钟信号或置位/复位信号的任何寄存器都将不可用。欲知详情,请访问此链接以参阅 Versal 自适应 SoC 可配置逻辑块架构手册(AM005) 中的相应内容。

如果设计所含独立控制集过多,可能导致资源浪费过多并且布局选项减少,从而导致功耗上升且可实现的时钟频率降低。设计所含控制集越少,则布局选项更多且灵活性更高,并且通常可以得到更好的结果。