大部分时钟通过支持全局时钟的 I/O (GCIO) 管脚进入器件。在水平 XPIO bank 中，这些时钟通过全局时钟缓冲器直接驱动时钟网络，或者由位于 XPIO bank 的时钟管理模块 (CMT) 中的 MMCM、XPLL 或 DPLL 进行变换。对于含列式 HDIO bank 的器件，时钟通过全局时钟缓冲器来驱动时钟网络，或者由位于 HDIO bank 的 CMT 中的 DPLL 进行变换（前提是器件具备该功能）。
每个水平 XPIO bank 包含以下时钟资源：
- 时钟生成块
- 1 个 MCMM
- 2 个 XPLL
- 1 个 DPLL
- 全局时钟缓冲器
- 24 个 BUFGCE/MBUFGCE
- 8 个 BUFGCTRL/MBUFGCTRL
- 4 个 BUFGCE_DIV/MBUFGCE_DIV
注释： 位于Versal器件角点的 XPIO bank 中的时钟资源受到限制，并且具有不可访问的资源，例如，BUFGCTRL 和 BUFGCE_DIV。要将 BUFGCTRL 和 BUFGCE_DIV 用于源自角点的 bank 的时钟，可能需要使用级联时钟拓扑结构，如 级联时钟缓冲器 中所述。您可使用具有未绑定的 I/O 的 XPIO bank 中的时钟资源。如需了解有关 XPIO 角点 bank 限制的更多信息，请访问此链接以参阅
Versal 自适应 SoC 时钟资源架构手册(AM003) 中的相关内容。
对于含列式 HDIO bank 的器件，每个 bank 都包含以下时钟资源：
- 时钟生成块
- 1 个 DPLL
- 全局时钟缓冲器
- 4 个 BUFGCE/MBUFGCE
注释： 在 VC1902、VC1802 和 VM1802 器件的 HDIO bank 中，DPLL 不可用。
每个千兆位收发器 (GT*_QUAD) 时钟区域列都包含以下时钟资源：
- 时钟生成块
- 1 个 DPLL
- 全局时钟缓冲器
- 24 个 BUFG_GT/MBUFG_GT
下表提供了 Versal 器件时钟缓冲器的汇总信息。
| Versal 器件时钟缓冲器 | 支持叶级时钟分频 | 位置 | 描述 |
|---|---|---|---|
| BUFGCE | 支持，需使用 MBUFGCE | XPIO bank 和 HDIO bank | 最常用的缓冲器是 BUFGCE，它是通用时钟缓冲器，具有启用/禁用时钟的功能。 |
| BUFGCE_DIV | 支持，需使用 MBUFGCE_DIV | XPIO bank | 可在以下情况下使用 BUFGCE_DIV：需要对时钟进行简单分频时。相比于使用 MMCM 或 PLL 进行简单时钟分频，此时钟缓冲器更便于使用并且能效更高。 |
| BUFGCTRL | 支持，需使用 MBUFGCTRL | XPIO bank | BUFGCTRL 可例化为 BUFGMUX，通常可在以下情况下使用：对 2 个或更多个时钟源进行多路复用以构成单个时钟网络时。就像 BUFGCE 和 BUFGCE_DIV 一样，该时钟缓冲器可驱动时钟网络用于区域时钟设置或全局时钟设置。 |
| BUFG_GT | 支持，需使用 MBUFG_GT | GT*_QUAD 列 | 使用由 GT 生成的时钟时，BUFG_GT 时钟缓冲器允许连接至全局时钟网络。大多数情况下，BUFG_GT 用作为区域缓冲器，其负载布局在 1 或 2 个相邻时钟区域内。BUFG_GT 内置动态时钟分频功能，可替代 MMCM 执行时钟速率更改。 |
| BUFG_PS | 支持，需使用 MBUFG_PS | 与 PS 相邻的垂直时钟列 | BUFG_PS 是简单的时钟缓冲器，包含 1 个时钟输入 (I) 和 1 个时钟输出 (O)。此时钟缓冲器作为 PS 的资源，可为时钟提供 PL 时钟布线资源，用于从处理器布线到 PL 内。可用 BUFG_PS 缓冲器的最大数量为 12。 |
| BUFG_FABRIC | 不支持 | NoC 列 | BUFG_FABRIC 由 PL 驱动，用于高扇出非时钟信号线的布线，支持将信号从 PL 布线资源引入时钟网络。但该时钟缓冲器不可用于全局时钟设置。 |