时钟相移对应于因时钟路径内的特殊硬件所导致的参考时钟相关的延迟时钟波形。在 AMD 器件中，时钟相移通常是由 MMCM、XPLL 或 DPLL 原语引入的，前提是这些原语的输出时钟属性 CLKOUT*_PHASE 为非零值。
通过模拟纠偏，时钟相移即可作为时钟波形中的更改 (PHASESHIFT_MODE=WAVEFORM) 来建模，或者也可以通过 MMCM 或 XPLL 作为延迟 (PHASESHIFT_MODE=LATENCY) 来建模。在 Versal 器件中，时钟相移的默认建模方式是作为延迟通过时钟设置原语来建模。如需了解有关时钟相移建模和 PHASESHIFT_MODE 属性的更多信息，请访问此链接以参阅 Vivado Design Suite 用户指南：设计分析与收敛技巧(UG906) 中的相应内容。
其他注释如下：
- 对于 DPLL 或者配置的 MMCM/XPLL 带有数字纠偏时，仅支持 PHASESHIFT_MODE=LATENCY 配置。
- 如果配置的 MMCM/XPLL/DPLL 带有数字纠偏，并且包含属性 PHASESHIFT_MODE=WAVEFORM，那么 Report Methodology 会报告如下警告 (Warning)：
TIMING-54: The clock modifying block <MMCM/XPLL/DPLL> is configured for digital deskew and has PHASESHIFT_MODE=WAVEFORM. This combination is unsupported, and timing analysis will proceed by treating it as if PHASESHIFT_MODE=LATENCY. Change the specified cell configuration to PHASESHIFT_MODE=LATENCY and ensure that no timing constraints are written against the expectation of PHASESHIFT_MODE=WAVEFORM.