Versal 器件包含独特 IP,需遵循如下所述特殊注意事项:
- 在设计中包含 Control, Interface, and Processing System (CIPS) IP。
CIPS IP 必须存在于每个 Versal 自适应 SoC 设计中,因为此 IP 包含启动和配置器件所必需的平台管理控制器 (PMC)。如果设计不包含 CIPS IP,则会为您的设计添加链接后/布局前 DRC 标志。如需获取 PMC 和 PS 的描述,请参阅 Versal 自适应 SoC 技术参考手册(AM011)。如需了解有关 CIPS IP 的信息,请参阅 Control, Interface and Processing System LogiCORE IP 产品指南(PG352)。如需了解有关 CPM 的信息,请参阅 Versal 自适应 SoC CPM CCIX 架构手册(AM016)、 Versal Adaptive SoC CPM Mode for PCI Express 产品指南(PG346) 和 Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 产品指南(PG347)。
- 通过 CIPS IP 配置 CPM 控制器,包括 GT 选择。
如需了解更多信息,请参阅 Versal Adaptive SoC CPM Mode for PCI Express 产品指南(PG346)。通过 IP 目录使用 PCI Express® IP 即可配置对 PCIe® 接口的 PL 访问权。如需了解有关 PCIe 的更多信息,请参阅下列文档:
- 对 NoC 资源设计要求开展提前分析和尽早确认。
NoC IP 充当物理 NoC 的逻辑表示法。Vivado IP integrator 汇总了连接和服务质量 (QoS) 信息,此信息可组成统一的流量规格。如需了解有关 NoC 和集成存储器控制器 IP 以及性能调优的更多信息,请参阅 Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 产品指南(PG313)。
- 使用 Advanced I/O Planner 来分配 DDR 存储器控制器的物理位置和管脚。如需了解更多信息,请参阅
Advanced I/O Wizard LogiCORE IP 产品指南(PG320)。
硬化的 DDR 存储器控制器集成到 NoC IP 内。NoC 编译器会在汇总设计要求时选择 DDR 存储器控制器的位置。DDR 存储器控制器的物理分配会在实现期间进行相应的调整。
- 将 SmartConnect 限制为下列连接:需 AXI4‑Lite 的连接、当设计其余部分已耗尽 NoC 带宽时用于补充 NoC 的连接或者无足够 NoC 端口时用于补充 NoC 的连接。
NoC 是在整个 Versal 器件中移动数据的首选方法。如需了解更多信息,请参阅 SmartConnect LogiCORE IP 产品指南(PG247)。
- 使用IP integrator 中的块自动化设置来辅助 IP 与 GT 之间的连接。
您必须使用此方法,因为使用 GT 资源的 Versal IP 内不再集成 GT 组件。或者也可以通过在 RTL 内直接配置、例化和连接此 IP 来手动拼接这些连接。如需了解使用 GT 父 IP 创建设计的概述,请访问此链接以参阅 Versal Adaptive SoC Transceivers Wizard LogiCORE IP 产品指南(PG331) 中的相关内容。
- 使用 Versal Adaptive SoC Transceivers Wizard IP 配置 Versal 自适应 SoC 收发器。
使用 Hard Block Planner 在 Versal 自适应 SoC 设计内分配 GT 四通道的物理位置。如需了解有关 Hard Block Planner 的信息,请参阅 Vivado Design Suite 用户指南:I/O 管脚分配和时钟规划(UG899)。如需了解有关 GT 四通道完整布局以及受支持的配置选项的信息,请参阅 Versal 自适应 SoC GTY 和 GTYP 收发器架构手册(AM002) 和 Versal 自适应 SoC GTM 收发器架构手册(AM017)。
- Bridge IP 可用于将定制 IP 连接到 Versal 自适应 SoC GT 四通道。
欲知详情,请访问此链接以参阅 Versal Adaptive SoC Transceivers Wizard LogiCORE IP 产品指南(PG331) 中的相应内容。