用户定义的生成时钟 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

定义所有基准时钟后,可使用“Clock Networks”(时钟网络)或“Check Timing”(检查时序)(no_clock) 报告来识别时钟树中不含时序时钟的部分,并定义相应的生成时钟。

有时要理解逻辑椎对主时钟所执行的变换并不容易。在此情况下,必须采用最保守的约束。例如,源管脚是时序单元输出。主时钟至少除以 2,因此,正确的约束应如下示例所示:

create_generated_clock -name clkDiv2 -divide_by 2 \
-source [get_pins fd/C] [get_pins fd/Q]

最后,如果设计包含锁存器,那么时序时钟还需要连接到锁存器门控管脚,并且如果缺少约束,则将由“Check Timing”(检查时序)(no_clock) 来报告锁存器门控管脚。您可遵循上述示例来定义这些时钟。