系统级透视图 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

I/O 路径的建模方式与 Vivado Design Suite 时序引擎所执行的寄存器间路径建模方式较为相似,区别在于您必须定义约束才能对位于器件外部的路径延迟部分进行建模。分析内部路径时,建立和保持分析都会考虑最小和最大延迟。对于 I/O 路径而言同样如此。基于这个原因,对最小和最大延迟条件进行描述就显得尤为重要。默认情况下 I/O 时序路径可作为单周期路径进行分析,这意味着:

  • 为实现最大延迟分析(建立),数据的捕获比单倍数据速率接口的发送沿晚 1 个时钟周期,比双倍数据速率接口的发送沿晚半个时钟周期。
  • 为实现最小延迟分析(保持),请在相同时钟沿发送和捕获数据。

如果时钟和 I/O 数据之间的关系必须以不同方式进行时序约束(例如在时钟源同步接口中),那么必须指定不同的 I/O 延迟和附加时序例外。这对应于高级 I/O 时序约束方案。