设计流程图示 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

下图展示了 Versal 器件设计流程的高层次汇总信息。各设计步骤因设计流程和设计类型而异,如下所示:

面向仅限硬件的系统的传统设计流程
使用传统设计流程。实现后,继续执行“硬件调试”步骤。
面向嵌入式系统的传统设计流程
使用传统设计流程。实现后,继续执行“导出硬件”步骤,以在 Vitis 环境中添加软件栈。
面向嵌入式系统的基于平台的设计流程
从传统设计流程开始操作。实现后,继续执行“导出硬件”步骤,以将平台导出至 Vitis 环境。继续执行基于平台的设计流程。在 Vitis 环境中,添加 PL 加速器和软件栈以完成设计。
面向嵌入式 AI 引擎系统的基于平台的设计流程
从传统设计流程开始操作。实现后,继续执行“导出硬件”步骤,以将平台导出至 Vitis 环境。继续执行基于平台的设计流程。在 Vitis 环境中,添加 PL 加速器、AI 引擎加速器和软件栈以完成设计。
图 1. Versal 器件的传统设计流程

下图显示了如何通过 Vitis 环境为 Versal 器件完成基于平台的设计流程。

图 2. Versal 器件的基于平台的设计流程