首次实现后，边界时钟信号线轨道将锁定。边界时钟信号线上的分区管脚位置 (PPLOC) 将分配到可重配置分区 (RP) Pblock 所涵盖的所有时钟区域内。
由于边界时钟信号线可同时驱动静态负载和 RP 负载，因此边界时钟信号线的时钟根可布局在器件中的任意位置。AMD 建议在边界时钟信号线上使用 USER_CLOCK_ROOT 约束来手动约束 CLOCK_ROOT 位置，原因如下：
- 如果边界时钟的负载主要位于静态区域中，那么时钟根可能布局在静态区域内。
- 如果首次实现在 RP Pblock 中使用训练逻辑，那么首次实现后，边界时钟信号线可能锁定，并且时钟根位置偏离中心。
- 由于边界时钟信号线分配到 RP Pblock 所涵盖的所有时钟区域，因此相比于内部 RM 时钟信号线，边界时钟的时钟插入延迟相对较高。注释： 具有 SSI 技术的 Versal 器件对于时钟根具有更严格的要求。对于跨多个超级逻辑区域 (SLR) 的时钟信号线，时钟根通常布局在器件中间的 SLR 顶部以平衡时钟树。因此，AMD 建议，针对设计中需要低时钟插入延迟的时序关键路径，应避免使用边界时钟。