Vivado 工具中提供了“Report Methodology”（方法论报告），专用于检查是否符合方法论指南要求。这些工具根据所处的设计进程阶段运行不同的检查：
- RTL 设计：RTL lint 样式检查
- 综合设计和实现设计：网表、约束和时序检查
在“Project Mode”（工程模式）下，这些工具默认会在实现（opt_design 或 route_design）期间自动运行“Report Methodology”。要手动运行这些检查，请使用以下任一方法：
- 在 Tcl 提示符处，打开要确认的设计，并输入以下 Tcl 命令：
report_methodology - 要从 Vivado IDE 运行这些检查，请打开要确认的设计，然后选择（报告 > 方法论报告）。
建议： 要识别常见的设计问题，请在首次对设计进行综合时运行此报告。添加重要模块、发生重大约束变更或者重大时钟电路变更后，再次运行此报告。
注释： 对于 AMD 提供的 IP 核，已经对违例进行过评估与核查。
在Methodology（方法论）窗口中已列出所有违例情况，如下图所示。如果不需要修复特定方法论违例，请确保您明确了解此违例及其影响，以及此违例不会对您的设计产生负面影响的具体原因。
重要： 您必须解决所有“Critical Warnings”（严重警告）和大部分“Warnings”（警告），以确保 QoR 结果良好、时序分析准确性高，并且满足硬件可靠性和稳定性要求。欲知详情，请访问此链接以参阅
Versal 自适应 SoC 系统集成和确认方法指南(UG1388) 中的相应内容。对于可安全忽略的方法论检查违例，您可以使用豁免机制来豁免此类违例。欲知详情，请访问此链接以参阅
Vivado Design Suite 用户指南：设计分析与收敛技巧(UG906) 中的相应内容。
注释： 当原语的所有输入或输出路径的建立时序都大于 1 ns 时，将不会报告与 RAMB 和 DSP 原语可选流水打拍（SYNTH-6、SYNTH-11、SYNTH-12 和 SYNTH-13）相关的方法论检查。
图 1.
Methodology窗口
如需了解有关运行 Report Methodology 的更多信息，请参阅 Vivado Design Suite 用户指南：系统级设计输入(UG895)。另请访问此链接以参阅 Vivado Design Suite 用户指南：设计分析与收敛技巧(UG906) 中的相应内容。